Zaawansowane wyszukiwanie
  Strona Główna » Sklep » Elektronika Elektrotechnika » Układy cyfrowe Mikrokontrolery » Moje Konto  |  Zawartość Koszyka  |  Do Kasy   
 Wybierz kategorię
Algorytmy Wzorce UML
Bazy danych
Bezpieczeństwo
Bioinformatyka
Biznes Ekonomia Firma
Chemia
DTP Design
E-biznes
Ekonometria
Elektronika Elektrotechnika
  Anteny Fale
  Cyfrowe przetwarzanie sygnałów
  Dźwięk cyfrowy
  Elektronika
  Elektrotechnika
  Optoelektronika
  Przetwarzanie obrazów
  Systemy czasu rzeczywistego
  Układy cyfrowe Mikrokontrolery
Energetyka
Fizyka
GIS
Grafika użytkowa
Hardware
Informatyczne systemy zarządzania
Informatyka w szkole
Języki programowania
Matematyka
Multimedia
Obsługa komputera
Office
Poradniki
Programowanie gier
Programy inżynierskie
Programy matematyczne
Słowniki
Serwery
Sieci komputerowe
Systemy operacyjne
Technika
Telekomunikacja
Tworzenie stron WWW

Zobacz pełny katalog »
 Wydawnictwo:
 WKiŁ
Adaptacyjna regulacja prędkości jazdy ACC

Adaptacyjna regulacja prędkości jazdy ACC

45.15zł
38.38zł
Język Verilog w projektowaniu układów cyfrowych 34.00zł
Język Verilog w projektowaniu układów cyfrowych

Autor: Włodzimierz Wrona

ISBN: 978-83-60716-52-6

Ilość stron: 276

Data wydania: 05/2009

Książka opisuje zagadnienia związane z zastosowaniem języka opisu sprzętu Verilog do projektowania układów cyfrowych. Autor przedstawił wszystkie podstawowe elementy języka Verilog niezbędne do modelowania układów cyfrowych w tymże języku.

Poprzez liczne szczegółowe i pełne przykłady zaznajamia czytelnika z wszystkimi problemami zawiązanymi z przygotowaniem projektu układu cyfrowego, symulację modelu projektu oraz jego weryfikacją.

Rozdziały:

1. Wstęp
1.1. Wprowadzenie
1.2. Język Verilog
1.3. Pierwszy program
1.4. Struktura programu w języku Verilog
1.5. Zasady reprezentowania gramatyki języka Verilog

2. Podstawowe elementy języka
2.1. Komentarze i białe znaki
2.2. Liczby
2.3. Napisy czyli stałe tekstowe
2.4. Identyfikatory, słowa kluczowe i nazwy systemowe
2.5. Typy danych

3. Modelowanie behawioralne
3.1. Wstęp do modelowania behawioralnego
3.2. Proceduralne przypisanie
3.3. Ciągłe przypisanie proceduralne
3.4. Wyrażenia warunkowe if-else-if
3.5. Instraukcja przypadku
3.6. Instrukcja pętli
3.7. Proceduralne kontolowanie czasu
3.8. Zdarzenia czułe na poziom sygnału instrukcja wait
3.9. Sterowanie czasem wewnątrz przypisania
3.10. Instrukcja bloku
3.11. Instrukcje initial i always

4. Opis strukturalny
4.1. Moduł
4.2. Porty
4.3. Konstrukcje bramkowe
4.4. Projektowanie na poziomie przełączników
4.5. Przypisanie ciągłe

5. Wyrażenia
5.1. Wyrażenia o wartościach stałych
5.2. Operatory
5.3. Operandy
5.4. Wyrażenia o różnych szerokościach bitowych

6. Zadania i funkcje
6.1. Zadania wyświetlania
6.2. Zadani monitorowania migotliwego
6.3. Zadania monitorowania ciągłego
6.4. Zadania wejścia-wyjścia dla plików
6.5. Zadania skalowania czasu komputeks.pl
6.6. Zadania sterowania symulacją
6.7. Zadania kontroli czasowej
6.8. Zadania modelowania PLA
6.9. Zadania i funkcje analizy stochastycznej
6.10. Funkcje określania czasu symulacji

7. Dyrektywy
7.1. Dyrektywy 'celldefine' oraz 'endcelldefine'
7.2. Dyrektywa 'default_nettype'
7.3. Dyrektywy 'define' oraz 'undef'
7.4. Dyrektywy 'ifdef', 'else' oraz 'endif'
7.5. Dyrektywa 'include'
7.6. Dyrektywa 'resetall'
7.7. Dyrektywa 'timescale'
7.8. Dyrektywy 'unconnected_drive' oraz 'mounconnected_drive'

8. Prymitywy definiowane przez użytkownika
8.1. Definicja UDP
8.2. Kombinacyjne UDP
8.3. Sekwencyjne UDP wrażliwe na poziom syganłu
8.4. Sekwencyjne UDP czułe na zbocze sygnału
8.5. Inicjalizacja sekwencyjnych UDP

9. Przykłądy projektów układów cyfrowych w języku Verilog
9.1. Rejestr równoległy z możliwością przesunięcia w lewo
9.2. Multiplekser
9.3. Komparator
9.4. Licznik asynchroniczny
9.5. Przerzutnik SR
9.6. Pamięć synchroniczna

10. Mnożenie i dzielenie zmiennoprzecinkowe w języku Verilog
10.1. Zmiennopozycyjna reprezentacja liczb
10.2. Mnożenie i dzielenie liczb zmiennoprzecinkowych
10.3. Przykład mnożenia dwóch liczb zmiennoprzecinkowych
10.4. Implementacja algorytmu mnożenia liczb zmiennoprzecinkowych w języku Verilog
10.5. Weryfikacja działania układu mnożenia liczb zmiennoprzecinkowych

Dodatek A. Gramatyka języka

Dodatek B. Kod układu mnożenia i dzielenia liczb zmiennoprzecinkowych w języku Verilog

Język Verilog w projektowaniu układów cyfrowych
--- Pozycja niedostępna.---
Klienci, którzy kupili „Język Verilog w projektowaniu układów cyfrowych”, kupili także:

Mechanika kontaktu ciał o powierzchniach chropowatych Metoda elementów skończonych, Ryszard Buczkowski, Michał Kleiber, Wydawnictwo Naukowe PWN

Księga animacji LEGO Zrób własny film z klockami Lego, David Pagano , David Pickett, Wydawnictwo Naukowe PWN

Podstawy ekonometrii i teorii prognozowania, Dorota Witkowska, Wydawnictwo Wolters Kluwer

Rozbudowa i naprawa systemu Windows, Scott Mueller, Wydawnictwo Helion

HTML5 i CSS3 Standardy przyszłości, Brian P. Hogan, Wydawnictwo Helion

Sztuka rysowania Podstawowe techniki, Praca zbiorowa, Wydawnictwo Arkady

Układy elektroniczne część 1. Układy analogowe liniowe, Z. Nosal, J. Baranowski, Wydawnictwo WNT

Kontrola zarządcza i zarządzanie ryzykiem dla działów księgowości w jednostkach samorządowych + CD, Elżbieta Garczarek, Wydawnictwo C.H. BECK

Jak nauczyć fizyki swojego psa, Chad Orzel, Wydawnictwo Prószyński

czwartek, 28 marca 2024   Mapa strony |  Nowości |  Dzisiejsze promocje |  Koszty wysyłki |  Kontakt z nami